ASIC设计与FPGA设计的不同

fanny_haiyun

想问问大家做同样的功能，FPGA实现和ASIC设计实现有什么不同，
FPGA中有丰富的可用资源，我们只要直接使用就OK了，但是若想要在ASIC中做出同样的功能，应该怎么办呢：
（1）FPGA中有IDDR和ODDR，在ASIC设计中若想实现数据上升沿和下降沿同时输出，应该如何实现？
（2）FPGA中有DCM/PLL，在ASIC设计中若想实现时钟移相，应该如何实现？
（3）FPGA中有IODELAY延迟，在ASIC设计中，若想实现一个固定延迟，应该如何实现？

以上三个问题是我自己想不明白的地方，希望各位给予提点。
也欢迎大家补充FPGA 和ASIC设计中的种种不同之处，谢谢~

fanny_haiyun

最近想做一个DDR Controller for ASIC，在FPGA中可以用IDDR和ODDR实现数据的double data rate，但是若针对ASIC，我就不确定该如何处理了。

arthur_wang_orz

回复 1# fanny_haiyun ASIC也有很丰富的资源，除了逻辑上的Stand cell 还有各种analog circuit

（1）FPGA中有IDDR和ODDR，在ASIC设计中若想实现数据上升沿和下降沿同时输出，应该如何实现？
        简单的从逻辑上来讲 用2倍速的时钟就能做
（2）FPGA中有DCM/PLL，在ASIC设计中若想实现时钟移相，应该如何实现？
         ASIC也有PLL DLL
（3）FPGA中有IODELAY延迟，在ASIC设计中，若想实现一个固定延迟，应该如何实现？
         用delay cell ，

fanny_haiyun

回复 3# arthur_wang_orz


   谢谢您的回复。   （1）如果不用两倍时钟频率的时钟，能否直接同时使用目前时钟的上升沿和下降沿，然后再把数据进行整合？
   （2）（3）ASIC中的DCM/PLL以及Delay Cell 有类似于FPGA这样公开的IP核吗，还是说我应该自己设计？

arthur_wang_orz

回复 4# fanny_haiyun
对于数字设计而言 delay cell 是工艺库提供的，不需要设计。

wgej1987

感觉asic ddr的phy难点，然后就是怎么高带宽了。