有关层次化设计的疑问，求指教

yueluofenghen · 发表于 2014-1-22 15:04:23

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请教大家一个问题，基本情况是这样：
我有一个完整的顶层网表及其SDC，同时其中的dsp部分需要单独进行pr，所以有单独的网表和sdc。
也就是说我一共有2个网表，2个sdc。其中顶层的网表和sdc是包含了dsp部分的。
另外顶层和DSP用到了不同的标准单元库。
底层的pr没有问题。
问题出现在做顶层的时候，我需要怎么处理DSP部分呢？如何才能将底层的数据读到顶层中？
如果删掉顶层网表中的dsp module，那么sdc中很多timing路径就会丢失。

还请大家多多指教

yueluofenghen · 发表于 2014-1-23 09:30:20

ding....

damonzhao · 发表于 2014-1-23 10:08:47

ILM
将DSP看成一个macro做，哈哈

yueluofenghen · 发表于 2014-1-23 11:01:35

回复 3# damonzhao

是的，我也是这么打算。但是由于之前没有做过，所以遇到了一些问题。
目前我的做法是用DSP的database生成ILM，但是读入顶层的时候有问题：如果我不删除顶层网表里DSP的部分，那么在encounter里无法指定ilm，如果我删除了，dsp就会是一个empty module，这样虽然specifyIlm可以指定dsp，但是却是一个长宽是0X0的module，而且顶层的SDC中有路径约束到DSP内部寄存器，删除网表中DSP部分之后SDC也会报出错误。
不知道大家做过的流程是怎么样的？

damonzhao · 发表于 2014-1-23 13:20:33

回复 4# yueluofenghen

如果encounter就是partition处理吧

yueluofenghen · 发表于 2014-1-23 15:19:14

回复 5# damonzhao

可是。。。我拿到的是现成的DSP部分的v和sdc。。。如果我自己做partition的话，会不会和现有数据不一致？

damonzhao · 发表于 2014-1-23 17:38:18

回复 6# yueluofenghen

不会，你partition出来后，就用单独的dsp的v和netlist做就行了，完事了再整合回去。
你试试看。

yueluofenghen · 发表于 2014-1-27 15:54:21

回复 7# damonzhao

多谢指点。还没有过做partition的经验，回去试一下

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