关于验证高速串行数据流

rettylee · 发表于 2013-10-14 18:08:09

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难道跟design一样，要恢复个时钟，然后用这个时钟再去采样，然后对齐数据？不知道验证高速串行数据流是这样的么？
高人请指点啊。。。

hbhbts · 发表于 2013-10-14 18:49:19

用一个很高频的时钟去采，应该可以恢复出bit的把

rettylee · 发表于 2013-10-15 09:12:28

回复 1# rettylee
可以自己定义一个与发送时钟同频率的高速时钟,但是这样时钟边沿与数据相位是随机的,还是要定义一个更高频率的时钟过采样,然后判决?

crazylk · 发表于 2013-10-15 09:51:47

回复 2# hbhbts

嘿，哥们又见面了我觉得只要检测到一些关键的信号，然后直接把数据抓包就好了吧

rettylee · 发表于 2013-10-15 09:57:47

回复 hbhbts
嘿，哥们又见面了我觉得只要检测到一些关键的信号，然后直接把数据抓包就好了吧
crazylk 发表于 2013-10-15 09:51

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那采样呢？是要自己定义一个至少2倍于发送时钟的时钟来采样么？还是定义一个同频的时钟？

自己定义的时钟与数据完全异步，可以么？

hbhbts · 发表于 2013-10-20 10:30:03

我觉的如果对方发送的时钟如果是固定的，那就用同频的时钟就可以了，
如果对方发的不是固定频，有一点误差的，就用高频的时钟去采跳变沿，然后恢复时钟，
具体这高频时钟是多少需要根据对方的时钟频率摆幅来确定

vericafer · 发表于 2013-10-23 22:46:40

不知道你说的是不是serdes的仿真，如果是的话在平台给bfm的时钟只需要给个和serdes通道同频率的时钟就可以了。但是时钟一定要准，我仿过100G接口，timescale精度要设到fs

oceanyt · 发表于 2013-10-25 11:08:14

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