Encounter PR遇到的问题（火急）高手版主都来帮忙啊

gbsid · 发表于 2013-7-3 08:40:10

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本帖最后由 gbsid 于 2013-7-3 08:41 编辑

时序电路.JPG

对于上述电路，clk1被经过了n分频以后产生了时钟clk3，同时还作为寄存器RB的数据输入端。并且clk1和clk2是同步时钟。为什么在pr的时候postrout的时序分析尤其是hold的分析会报告这样的时序？

Clk1的时钟周期是10

Point cell delay

-----------------------------------------

Clk1 …. 0.0

…… …. xxx

RA ck^->Qv 10+xxx

….. …. ….

….. …. …..

----------------------------------------

为什么会在检查ck^->Qv 时序的时候delay突然增加了clk1的周期？
这样不就不正确了么？
应该怎么处理这样的问题？
求高手门解答

陈涛 · 发表于 2013-7-3 10:14:11

把timing report贴全

chaobeyond · 发表于 2013-7-13 00:06:57

是因为你的generate clock，写出你的SDC，一起学一下

pebay888 · 发表于 2013-7-14 23:45:11

需要timing report，谢谢

pebay888 · 发表于 2013-7-14 23:45:37

需要timing report，谢谢

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