modelsim混合仿真遇到的关于时间精度的问题

arccosx · 发表于 2013-5-6 15:37:47

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我的源代码是用VHDL写的，tb是用verilog写的，tb中设置的时间为1ns/10ps，但是modelsim仿真时遇到错误：

Fatal: (vsim-3693) The minimum time resolution limit (1ps) in the Verilog source is smaller than the one chosen for SystemC or VHDL units in the design.

看起来似乎是说我的verilog源码的时间精度（1ps）小于VHDL源码中的设置，但问题是：1.我的VHDL源码中没有定义时间精度；2.我在设计中调用了Altera的FIFO，当我故意去掉这个FIFO后错误就消失。所以基本可以确定是FIFO这一块的问题，但是FIFO最后生成的源码也是VDHL的，而且我在Verilog的tb中已经把时间精度定义为10ps，不知道为什么还是要报这个错。

是不是仿真库的原因？

cloudiesky · 发表于 2013-8-25 10:58:47

试一下仿真用这个命令：
vsim –t 1ps xxx.xxx
xxx.xxx 是你的tb文件

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