求助一路劲如何约束

AveryYoung · 发表于 2013-4-19 13:12:28

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某个数字电路，外部会输入一个信号IN，但是这个信号的频率未知，数字电路会用某时钟clk对这个信号进行采样，电路为两级D触发器同步采样。
那么在设置set_input_delay时，对IN信号要如何加入约束？

set_input_delay -clock clk -min/max $value [get_ports IN]可否？

但是这样的约束默认了IN信号是一个clk域下的数据，与实际情况不太符合，求指点一二

A1985 · 发表于 2013-4-19 20:20:25

如果是异步，你需要？看情况。

AveryYoung · 发表于 2013-4-19 20:42:04

回复 2# A1985

这种异步电路，已经在内部做了相关的同步处理，用两级DFF做同步，其实说实话是加不加input_delay我认为都无所谓，但是我们boss说，要根据内部的DFF的时钟来做set_input_delay -clock DFF_CLK 的处理，我表示很难理解。

xieyuwuhen · 发表于 2013-4-19 21:01:01

回复 3# AveryYoung

你们boss到底懂不懂呀~~~

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