菜鸟求问一个verilog代码编写问题

zxpfrz@qq.com

上个有点问题，改进一下：
always @(posedge Enable) begin
  Begin <= 1'b1;
end

if(Begin) Begin <= 1'b0;

always @(negedge Enable) begin
  End <= 1'b1;
end

if(End) End <= 1'b0;

zerorenee

回复 10# zxpfrz@qq.com


   应该是不行。。。

jm2000

“做一个沿产生电路，对enable打一拍，取异或就可以了！” 6楼说的很清楚了；

always(clk)
      enable_dly <= enable;

assign start = enable_dly ^ enable;

大概是这个意思，具体的再推敲一下；

V116

我理解题目的意思是这样，enable上升沿，产生一个正begin pulse；enable下降沿，产生一个正end pulse

always@ (posedge clk)
   enable_dly <= enable;

begin =    enable & ~(enable_dly);
end    = ~enable &    enable_dly;


发帖忘了看楼上，跟楼上说的一样...
只不过把异或两部分分开，a&~b给begin；~a&b给end