数字集成电路系统级仿真求教

菜鸟ASIC · 发表于 2012-12-5 21:55:13

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小弟的硕士毕业设计是全数字锁相环的设计，包括鉴相器。，数字滤波器，数控振荡器，分频器等构成环路。由于以前没做过像这种系统级的纯数字电路的设计，想问一下想这种纯数字系统的环路设计需不需要也像模拟系统电路一样，先来个verilogA对其进行系统级仿真来验证方案的正确性呢？数字电路需不需要也先进过系统级设计仿真来确定方法的可行性呢？还是直接用verilog对其每个部分进行RTL级设计仿真就行了？

请各位大侠、有经验的大哥指点一二。

菜鸟ASIC · 发表于 2012-12-5 21:56:44

还有，数字电路系统级的设计仿真该用什么语言来编程仿真呢？用matlab吗？

cnasic@163.com · 发表于 2012-12-6 09:42:31

Matlab Simulink

菜鸟ASIC · 发表于 2012-12-6 12:18:27

回复 3# cnasic@163.com

你好,我也看到过有论文用的是simlink搭建起整个电路，它用的方法是一个器件一个器件（比如：D触发器，逻辑门，选择器）搭建起来的,然后组建起整个系统.请问你说的也是这种方法吗？

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