关于lvs的一些问题

AveryYoung

求助，我用的是130nm的工艺，纯数字版图。在PR的时候还需要给单元插入tap cell。我在floorplan之后，placement之前加上了tapcell

问题：
我看到标准单元在cdl文件里面对每个std都定义了如下的类型的SUBCKT
.SUBCKT std_name  input_pin output_pin vgnd vnb vpb vpwr

1.我知道vgnd和vpwr是单元的电源和底线，但是vnb和vpb是什么不太清楚，其中vpb是nwell的上的label，我在PR过程中根本没考虑到这个nwell，不知道在版图里面他会如何连接，按理应该是连接到高电源的，如果需要在PR过程中做特定的连接，那么应该如何做？PR工具为encounter。


2.目前的lvs还没有过，对于有tap单元的设计是否需要加上新东西在lvs的cdl网表中？

这个设计非常非常简单，我在encounter里面做了verifyConnectty，没有问题，所以我认为出错可能是因为我的cdl文件没有做好处理才导致的。