verilog的问题

fengyiyong · 发表于 2012-11-27 18:07:10

回复 9# jm2000
中间寄存器不能参与调用的么？

fengyiyong · 发表于 2012-11-27 18:11:31

回复 8# my2817
其实我应该加解释的、这样的确蛮难看的、

apyamy · 发表于 2012-11-27 21:06:55

你把always block的觸發條件寫在自身的block body内，結果就是無法觸發，當然不會有值。

gaurson · 发表于 2012-11-27 23:45:27

最重要的一点就是对HDL代码对实际元件的反映不太了解，还是没有HDL设计的经验，多看看参考书关于设计方面如何编码的吧。

yushuiyang1986 · 发表于 2012-11-28 10:03:13

回复 7# fengyiyong

建议你先看一下verilog的语法书，再看看代码风格之类的手册，语法书上应该有加法器的代码吧，可以对比一下看看；另外，verilog HDL是硬件描述语言，所以写代码的时候，最好清楚自己写的verilog是在描述什么样的硬件电路。简单来说，不要用软件的思想来用verilog描述出来，而是先有硬件电路，然后再用verilog描述出来～

apyamy · 发表于 2012-11-28 20:29:54

有道是大巧不工，真正能合成電路的用的語法都是很簡潔的。你自己看得懂，team mates 也看得懂。

fengyiyong · 发表于 2012-11-30 19:45:04

回复 15# yushuiyang1986
恩、谢啦、

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