很烦很郁闷的一个LVS问题

lixiaojun707 · 发表于 2012-8-9 21:42:17

在处理这样的问题前，最重要的一点：不要轻易认为工具会出错！可能性有，但基本不可能
可以从以下几个方面考虑：
1.先检查一下是否在调用两个子模块后，不小心画了其它层在上面。
2.检查一下是不是joinedable的问题。
3.仔细检查子模块pin引入连线的连接关系。
4.将两个子模块flat掉，试试
5.将flat掉的layout中的逐个加label（当然，要与schematic对应）做LVS检查，尝试比较LVS报错的区别。以便有助于找出错误。

另外很重要的一条：
清醒一下，再仔细检查。越是着急越忙乱就越容易出错！
尤其对于做LVS适用，有时休息一下换个状态反而很容易完成！
这是因为LVS最最重要的是找错，而不是改错！

暂且先想到这些。想到其他的再补充！
希望对你有所帮助。
lixiaojun707

904221702 · 发表于 2012-8-11 10:21:16

估计是电路的问题吧，你再好好看看电路GND 和VDD的pin。还有注意是不是软连接的问题。

285211779 · 发表于 2012-8-11 21:21:04

这个问题很怪异啊

zhuyujun · 发表于 2012-8-14 14:06:46

大概问题早就解决到了！

王振睿 · 发表于 2012-8-14 17:58:18

我估计是两个module在不同的library内
在每个library有相同的subcell ,比如nand2和NAND2
单元PIN的order不一样,在instance时出错

omityoung · 发表于 2012-8-29 12:22:39

不用hcell run试试，如果使用hierarchy run的话，两个cell拼接在一起会出现一些层产生的错误

shidaixu · 发表于 2012-8-29 19:51:43

错误的原因很多,这个东东要自己去分析,如果没有思路可以叫旁边的人一起看一下,或是把你的report贴上来,这样子猜,很难猜出来.

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