求助 path is unconstrained

wxxxxx

Des/Clust/Port
Wire Load Model
Library

------------------------------------------------

command_reg
smic18_wl20
slow

Point
Incr
Path

-----------------------------------------------------------

input external delay
0.000000
0.000000 r

command[0] (in)
4.255478
4.255478 r

C7335/Z (GTECH_OR2)
0.000000
4.255478 r

I_9/Z (GTECH_NOT)
0.000000
4.255478 f

C10486/Z (GTECH_OR2)
0.000000
4.255478 f

I_118/Z (GTECH_NOT)
0.000000
4.255478 r

C9593/Z_0 (*SELECT_OP_2.1_2.1_1)
0.000000
4.255478 r

TRext (out)

0.000001
4.255479 r

data arrival time
4.255479

-----------------------------------------------------------

(Path is unconstrained)

这是report，不明白为什么说"Path is unconstrained",且该路径的start point是command[11:0]这是个input port，end point是TRext这是个output port.还有这条path是组合逻辑，是不是和这有关，该怎样解决呢？请各位路过的大虾帮帮忙，多谢谢~~

my2817

DC 时钟只能约束reg to reg
input delay 约束 input port to reg
output delay 约束 reg to output port
max/min delay约束input to output port
不知道能帮助你不

my2817

DC 时钟只能约束reg to reg
input delay 约束 input port to reg
output delay 约束 reg to output port
...
my2817 发表于 2012-5-15 22:26

                               
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上面说的好像有点问题，这个图应该不错：

   

                               
登录/注册后可看大图

argintang

這種組合邏輯的約束,可以建一個VIRTUAL CLOCK來約束

wxxxxx

回复 3# my2817


    好的，我这个是逻辑电路呢

wxxxxx

回复 4# argintang


    多谢多谢，请问怎么建一个virtual clock呢？