nc仿真求助

l2002924700 · 发表于 2012-3-9 16:33:33

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我现在在使用verdi的时候，遇到了这样一个问题。我是用nc对FPGA进行仿真的，但是有时候为了验证别的模块就不想使用FPGA相应的一些组件，但是我在用`ifdef开关把其屏蔽后，这些开关组件实际上还是起作用的！因为起不起作用可以从仿真时间上看，再用开关将其屏蔽后，仿真时间差不多，那我就想在nc-verilog中的.vc文件中将那些FPGA上的相应文件使用类似verilog中的`ifdef命令将其注掉，请问我该怎么做？谢谢！

solarwafer · 发表于 2012-3-9 18:05:09

你取消的不对

l2002924700 · 发表于 2012-3-12 16:34:22

回复 2# solarwafer

我确实是将使用FPGA相关模块的部分给注掉了！我想因为.VC文件中还有altera的IP的相关文件，会不会是这些文件造成nc每次仿真都要做一些FPGA仿真才需要做的工作，从而导致仿真时间并没有缩短！望指教！

digitalimage · 发表于 2012-3-12 16:46:01

用makefile怎么样

l2002924700 · 发表于 2012-3-12 17:06:36

回复 4# digitalimage

小弟初入此道，对makefile完全不懂！望大虾指教一下有没有在.vc文件中的类似于`ifdef这种开关的用法！

digitalimage · 发表于 2012-3-12 18:01:02

回复 5# l2002924700

假如我没理解错的话，你说的vc是指的file list吧，我没对它作过什么处理。要做还是在script上想办法，比如makefile中可以设置不同的分支，调用不同的vc等等。

gateslee · 发表于 2012-3-12 20:05:12

1、首先应该是你的`ifdef没有用对，不然一定可以生效的。你要grep一下你的文件，看是否在某个文件中定义了该宏。或者把`ifdef改成`ifndef试试。
2、你执行nc仿真时使用的的命令应该是irun(nc-verilog....) -f xxx.vc -define xxx ..... ,你就按照6楼的建议做两个 .vc文件，然后执行命令时指定相应的.vc文件即可。
3、实在不行，讲FPGA代码注释掉编译下，呵呵（此方法最方便，但不推荐）

l2002924700 · 发表于 2012-3-12 20:22:11

回复 6# digitalimage

makefile我不太懂，请问使用perl或者tcl可以吗？

l2002924700 · 发表于 2012-3-14 13:54:42

回复 7# gateslee

有个问题想请教一下，就是我们在nc或者verdi中使用的.vc文件是楼上所说的filelist吗？这种文件有啥讲究吗？

l2002924700 · 发表于 2012-3-14 14:39:18

回复 7# gateslee

我根据您所讲的方法，将相应的代码段注掉了，但是依然显示我所启用的那一段IP在起作用，这是不是讲altera提供给nc的文件只要在文件列表中就是有效地？

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