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本帖最后由 longjilb 于 2011-12-21 21:54 编辑
用verilog写的代码,大致如下。
输入一个两位二进制信号a[1:0](串行输入00,01,10,11),对应产生四个不同频率的时钟(具体频率未知),在一定时间内(比方说1ms),在各个时钟触发下计数,产生四个数b0,b1,b2,b3,通过比较|b0-b1|,|b0-b2|,|b0-b3|,|b1-b2|......得出两个时钟频率相差最大输入信号值(比方说|b0-b2|最大),则输出分别为00,10)。
问题是:由于在输入信号a[1:0]到输出四个不同频率时钟的模块中,电路存在延时,使得以后在四个时钟触发产生的数再比较得出输出时,信号不能同步,怎么处理啊? |
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