在线咨询
eetop公众号 创芯大讲堂 创芯人才网
切换到宽版

EETOP 创芯网论坛 (原名:电子顶级开发网)

手机号码,快捷登录

手机号码,快捷登录

找回密码

  登录   注册  

快捷导航
搜帖子
12
返回列表 发新帖
楼主: fumes

[求助] import verilog文件可以直接生成cell吗?

[复制链接]
发表于 2014-2-20 10:25:00 | 显示全部楼层
各位大神,问下verilogin的v文件是hdl文件还是netlist文件?我选择的是hdl文件,所以最终没有生成schematic文件,而只是有symbol和functional。请做过的大神给个提示哈~非常感谢!
发表于 2014-7-21 17:17:40 | 显示全部楼层
怎么解决的,急需步骤??
发表于 2014-8-25 19:42:58 | 显示全部楼层
生成的shematic里面都有两倍的东西。
就是,里面会有一半正确的连线,一半没有连线,全部浮空。也就是这一半是多余的。
这个是哪里的问题。有没有人帮忙解决下问题。
发表于 2014-8-25 23:12:40 | 显示全部楼层
回复 1# fumes


    有人能给出完整方案么?
发表于 2015-7-31 21:14:34 | 显示全部楼层
any proper way to solve this prob ?
您需要登录后才可以回帖 登录 | 注册

本版积分规则

关闭

站长推荐 上一条 /1 下一条

小黑屋| 手机版| 关于我们| 联系我们| 在线咨询| 隐私声明| EETOP 创芯网
( 京ICP备:10050787号 京公网安备:11010502037710 )

GMT+8, 2024-11-16 13:12 , Processed in 0.018917 second(s), 7 queries , Gzip On, Redis On.

eetop公众号 创芯大讲堂 创芯人才网
快速回复 返回顶部 返回列表