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[求助] 初学者verilog仿真小问题

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发表于 2011-12-12 23:10:26 | 显示全部楼层 |阅读模式

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请问为什么写了测试模块后,仿真时仍然需要再添加激励呢?还有$display语句从哪显示啊?qaurtus ii或者modelsim
发表于 2011-12-13 08:58:37 | 显示全部楼层
modelsim是仿真工具
qaurtus 是综合工具
 楼主| 发表于 2011-12-13 13:00:48 | 显示全部楼层
比如一个与门,在测试程序中给定输入的值,00,01,10,11,查看输出。我用quartus自带的仿真工具和modelsim仿真时都是需要重新添加输入,那写测试程序有什么用啊?
刚刚学,什么都不懂
发表于 2011-12-13 14:23:06 | 显示全部楼层
回复2楼:modelsim是仿真工具,但quartus不是单纯的综合工具,而是ALTERA FPGA开发的集成开发环境。
回复3楼:如果你说的测试程序就是testbench的话,在modelsim里面是不需要添加激励的,本来测试程序就已经有激励了,应该是你的操作步骤存在问题,才会有这样的误解;至于quartus里面的仿真,我只了解用波形输入激励的方式,不知道提供测试程序的话能否进行仿真。
发表于 2011-12-13 16:34:42 | 显示全部楼层
回复 3# wlyj000


    四楼正解,我再补充一句,在测试模块里面例化你要设计的模块,再将测试模块设为顶层模块即可仿真。
发表于 2011-12-13 21:05:42 | 显示全部楼层
在quartus里也可以通过调用其他仿真工具比如modelsim来进行gate level的仿真
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