问一个CYCLONE III时钟输出驱动DA芯片的问题

feitengyu

问一个CYCLONE III时钟输出驱动DA芯片的问题

想用CYCLONE III产生一个100Mhz的时钟信号给一款12BIT的DA芯片
使用CYCLONE III内部的PLL CLK时钟专用管脚输出是否可以输出比较稳定频率的时钟？

由于驱动DA芯片的接口包括时钟管脚、12位数据管脚于几个控制管脚

这个方面之前没接触过，那位有经验的朋友可以说说大致如何做比较好？

在使用PLL CLK专用时钟输出管脚是不是使用P级，有哪些注意事项么？

guoyu

这里要注意的是输出的始终和数据、控制信号的关系。如果是PLL的专用输出，延时可能比数据要大，这在设计中要充分考虑到。即要做时序分析。PLL输出时钟的jitter可以查看数据手册。我觉得对你的DA来说PLL的时钟能满足需求。