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vno2010 · 发表于 2010-3-17 09:28:21

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本帖最后由 vno2010 于 2010-3-27 11:28 编辑

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gaurson · 发表于 2010-3-17 13:05:16

一般应该是路径上的延时或者器件延时造成的，但只要你的有效数据满足setup/hold时间，对你的设计是不会有影响的。

vno2010 · 发表于 2010-3-17 14:11:52

本帖最后由 vno2010 于 2010-3-27 11:28 编辑

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ic小新 · 发表于 2010-3-17 17:03:53

综合后仿真不要check timing，在仿真工具中设置一下就ok了

vno2010 · 发表于 2010-3-17 17:32:37

本帖最后由 vno2010 于 2010-3-27 11:28 编辑

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laoguai142 · 发表于 2010-3-17 21:12:32

路过！！!

llhexi · 发表于 2010-3-19 22:12:36

这个问题应该很难把。。

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