菜鸟问有关mos的verilog模型

gamehama

我在做跟nmos管有关的fpga的东西，其中有一块是nmos控制数据线导通与否的，就是类似于GRM中横竖连线的那块，现在问题是
1.verilog中定义的nmos管如下：
   nmos_type[instance_name](Output A,Input B,Control C)。
   但是我的实际里是不分输入输出的，换句话说我是希望他类似于一个三态门...我的想法是：设源、漏、栅分别为S，D，G
      nmos  nm1(S,D,G);
      nmos  nm2(D,S,G);
      也就是类似三态门搭建。不知道是否会出问题

2.我在ISE中综合，代码如下：
   module mos_test(inout a,input b,output y);
    nmos test(y,a,b);                         ***************************
   endmodule

   但是综合提示标注那行“Unsupported Switch or User Defined Primitive. ”。百度下来在quatrus中不支持mos管综合，ISE也是这样么？那一般哪些软件可以综合？我的ISE是10.1


谢谢各位大侠

guoqing123

这些工具一般都是支持RTL级，不知道你用管级干什么