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求助:calibre LVS and DRC warning and error

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发表于 2009-5-23 19:30:51 | 显示全部楼层 |阅读模式

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我用smic 0.18数字库设计,在astro是报warning显示没有pad filler 和core filler以及corner的module ,但astro的LVS没有任何错 ,在calibre 下LVS就报错显示在spice 文件中关于padfiller 和core filler 以及corner的SUBCKT不匹配问题,是否可以忽略该warning呢?

还有报错ERROR显示关于port name"vb_inst/\ramout[n]"或是“vb_inst/pm[n]” 等no valid for netlist,这类问题如何解决呢?难道是由astro导出design_lvs.v网表文件有问题吗?(这个类型的错误直接导致source can not read,LVS 无法继续)
注:中间的spice网表文件我是这样装换的 :
v2lvs -v design_lvs.v -o design_lvs.spi -lsp std.cdl -lsp io.cdl  -lsp ram.net  -s std.cdl -s io.cdl -s ram.net

在DRC时报错显示一些minnum space的错误如何解决?
 楼主| 发表于 2009-5-25 14:29:32 | 显示全部楼层
无人问津吗
???????????
发表于 2009-5-25 16:17:54 | 显示全部楼层
我用smic 0.18数字库设计,在astro是报warning显示没有pad filler 和corefiller以及corner的module ,但astro的LVS没有任何错 ,在calibre 下LVS就报错显示在spice文件中关于padfiller 和core filler 以及corner的SUBCKT不匹配问题,是否可以忽略该warning呢?
1 spice中的pad filler和core filler都可以删除的,或者直接忽略这些warning.
  因为这些单元只有连接关系,没有底层器件。

还有报错ERROR显示关于port name"vb_inst/\ramout[n]"或是“vb_inst/pm[n]” 等no validfornetlist,这类问题如何解决呢?难道是由astro导出design_lvs.v网表文件有问题吗?(这个类型的错误直接导致sourcecan not read,LVS 无法继续)
注:中间的spice网表文件我是这样装换的 :
v2lvs -v design_lvs.v -o design_lvs.spi -lsp std.cdl -lsp io.cdl  -lsp ram.net  -s std.cdl -s io.cdl -s ram.net
2 这些ERROR是calibre报出来的?没有遇见这样的错误,能不能说的详细些。

在DRC时报错显示一些minnum space的错误如何解决?
3 这个错误多么?不多的话,在virtuoso中手改吧。多的话估计Astro没有做好,或者库出了问题,仔细检查下吧。
 楼主| 发表于 2009-5-29 12:03:17 | 显示全部楼层
感谢楼上的回复,pad filler确实可以忽略的,次问题早已解决。

1 报错ERROR显示关于部分 port novalid for netlist的问题是calibre做LVS报的,在Astro里做LVS没任何error和 warning,这类问题如何解决,有资料说可能是非法字符的问题,比如'/' ‘\'这两种斜线,不知是否如此,又如何改正?这个类型的错误直接导致source can not read,出现LVS 无法继续的结果。

2 在DRC时报错显示一些minnum space的错误如何解决?
这类问题用6层金属布线在astro里就有3,4,5,6层均有,而且有近1000个左右,在calibre里面,minnum space的wanring就很具体指向那种space有冲突,数目合计也有进1000个,手动解决太多了,有没有先优化下减少些后再部分手动的方法呢??

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