pll的失锁

athena_xin

目前仿真出来主要是输入时钟频率导致失锁。但是输入频率范围是由哪些因素决定的呢？

pdauser1002

Divider 可能导致事锁的一个原因是因为PLL在Lock的过程中频率可能Overshoot。如果divider的速度不够，Phase Detector 可能得到错误的信息。

liuliu7812

先一点点分解问题：
1）写个脚本，能够实时分析prescaler的分频数，看分频数是否正常
2）VCO的工作频率、输出幅度占空比等是否正常；
3）如果分频数过高，还有可能是仿真精度不够导致
4）看PFD和CP的功能是否有问题
5）是否有漏电，特别是控制电压上
6）debug时，可以先开环仿真，看每个模块的功能
7）如果是siga-delta的pll，分频数是动态的，分频器的架构设计是否能够cover动态分频数范围，也要看一下
8）VCO或者其他电路DC点是否稳定。。。