Verilog中如何定义双向总线端口？

caihotmail

我是新手，电路中经常用到双向数据或地址总线，可Verilog中的INOUT，不能定义成REG类型， 但ALWAYS中， 需要REG型，才能赋值，请大家帮忙！

bravelu

http://www.eetop.com.cn/cgi-bin/topic.cgi?forum=5&topic=368
参考一下xierljy的回复。

atuhappy

以前讨论过
自己搜一下，很多的

老扁

俺再简单提示一下：
inout [31:0] bus;
tri [31:0] bus ;
reg [31:0] bus_out ;
assign bus = ( bus_oe1 )? bus_out1: 32'hz;
assign bus = ( bus_oe2)? bus_out2: 32'hz;
.....
其中bus_oe和bus_out是你要去考虑的,这种写法你就要保证bus_oex不能同时有效；虽然增加了你要保证的难度，但比用mux实现要简洁和易扩充。但对片内总线，建议用mux。