初学DC，几个问题

tanyuekang

毕业设计是搞DC，初次学习，有三个问题。
我要综合的对象是一个研究生写的RS编码解码系统，很复杂（对于我而言），而且他是在Quartus II下编写，调用了Quartus II的ram模块，于是有三个问题：

1.因为是调用Quartus II的ram模块，DC无法对ram的部分进行综合，出来的结果自然就不是最正确。这个问题要怎么解决，我的导师说用ram compiler，而网上说似乎又有对应ram的库文件。

2.我尝试综合出来的结果time slack大得惊人，编码部分的data arrival time大约20ns，解码部分就达到500多ns。我用的库文件是class.db，WCCOM，没有设置任何输入输出延时。导师说可能是库文件太旧了（1997），而我也尝试一个4位两级的加法器去综合，也有10ns。所以我也怀疑可能是库文件太旧，大家说是不是？还是说有其它影响time slack的因素而我没有注意到？

3.另外我想知道DC定义的time slack是指从输入到输出时间最长的路径的延时吗？正如前面所说，我设计了一个两级流水线的加法器，按我的理解time slack只需要是这两级中延时最长的一级即可。但report_timing的路径显示它是从输入算到输出，这让我很难理解了，是怎么一回事？
初学者，比较多问题，希望各位能不吝指导，谢谢！

[ 本帖最后由 tanyuekang 于 2008-6-10 16:14 编辑 ]

qiu-zq

１ram compiler是工艺库给的，但你用class 库当然就没有，你可以自己用VHDL写RAM，让DC用标准单元综合出来

３你编码风格不好，流水线间没有用寄存器保存中间结果