DC 综合时被误砍线的问题请教

yungchan

各位前辈好，

我目前在进行一款 ARM Cortex-M0 MCU 的综合工作，过程中遇到 综合阶段被误优化（误砍线） 的问题，已排查数日仍未能定位原因，特向各位前辈请教分析思路与可能的解决方向。
整体架构为 ARM M0 MCU + 若干外设模块（如 UART 等）。由于目前尚未取得 ROM / RAM 的 .db 标准单元库，因此存储器部分暂时保持 RTL 形式参与综合，并在综合完成后与门级网表一起进行仿真验证。
在 RTL 级仿真 下功能表现完全正常，但在 综合后门级仿真 中出现异常。初步排查后判断问题应来自综合阶段的 逻辑被错误优化或网络被裁剪。
综合使用的命令为 compile_ultra，若改用 compile，综合与门级仿真结果则恢复正常；

另外，如果使用：set_dont_touch_network [get_pins -hier *]


将整个设计的 pin 全部保护，综合结果同样是正确的。
但由于不希望锁定范围过大，尝试改用类似：


set_dont_touch_network [get_pins module/*]


对各个实例层级分别进行约束，结果综合后问题依旧存在，门级仿真仍然异常。

目前对 compile_ultra 在此场景下的优化行为 以及 dont_touch_network 在层级使用时的正确方式 仍存在疑惑，恳请有相关经验的前辈不吝赐教，提供一些分析思路或排查建议，非常感谢！

yuqiuyu

mark一下

snq31418

1. 查一下lint。2. 网表仿真先加nospecify，no timing chk。3. 给rtl和netlist做一下fm。