请教关于clock tree为啥不能插入delay cell

ttder

delay cell  不能用在时钟树上大概有以下的原因：
   1> 像2楼说的一样，rising和falling差的太远，所以clock的duty不好。对于有ddr接口的时钟，或者上沿下沿都要用的时钟，是非常不好的。
   2> 像3楼说的一样，表现为工艺上的影响比较大。但是并不是真的由于工艺的问题，主要是由于delay cell对于transition的容忍度很差，可以去看看delay cell的二维查找表就会发现，随着transitIon和output load的变化，整个delay的变化是很剧烈的。 所以如果用了delay cell,那么max和Min下，我们会发现很多路径setup和hold（同一条路径），算上ocv的话，很难收敛。因为clock path上的变化居然会很大。（所以我们会在做clock tree时候，禁用delay  cell)
        说道这里，有一句题外话，为什么会有clk buff和clk inv。因为我们需要的clock tree 网络的结果应该是这样的，高驱动，对transiton容忍度高。这样的好处是，不管你ocv以及transiton如何变化，只要范围比较小，那么我们会发现整个clock tree上的delay是差不太多的。这可以算是一个稳定的时钟树结构，所以我们可以观察一下clock buffer和clock inv的二维查找表，会发现，他是符合这些特征的。

ttder

   

korchagin 发表于 2018-12-11 15:35
回复 26# Anne_xiyuan

用delay cell的原因是一个delay cell可以抵几十个，甚至上百个buf inv,所以节省了面积和功耗。
但delay cell只能用在非关键路径上，对于关键的数据路径，任然不推荐用delay cell,不然芯片的性能会收到很大的影响。所以好的designer会巧妙地利用这个特性，实现delay cell修Hold时候，又不影响速度。

ttder

   

korchagin 发表于 2020-2-27 22:15
大哥你看清楚我们讨论的是什么了吗....

你仔细翻下楼，我11年就回答过这个问题了。

你知道我们在讨论什么吗