求助: quartus增量编译与逻辑锁？

catcat_2

我想知道更多一点信息：
1，只用B模块和对端接口测试的时候，您是怎么判断数据稳定的。是发的一组固定测试数据，还是固定pattern，还是说发的正常业务数据？？

2，A+B的时候，跑的是什么数据？

3，A+B的时候，工程做了时序分析吗？有没有报错的地方？

可以先做一个测试，A+B的时候，发固定的数据去另一块FPGA，看看数据是否稳定。

catcat_2

不好意思，补充点东西。

能否告诉我，你的两端lvds接口收发数据模块是否有8B/10B编解码？还是说直接就连过去的？以及接口的时钟情况，源同步？还是随路时钟？还是怎么样？