smic18ee工艺库mime2r_ckt电容和mime2r电容lvs问题

陈福刚

就是我使用smic18ee工艺库的mime2r的电容，版图中也是显示mime2r,可是当我跑LVS的时候，显示原理图和版图中的电容不匹配。

当我把原理图的电容换成mime2r时，就显示下面的错误

陈福刚

   

acrofoxAgain 发表于 2024-11-9 09:50
下图，cdl网表少include一个文件，文件应该与LVS规则文件一起，里面定义的PDK器件的空subckt ...

但是我看LVS里面有两个文件，其中一个就是empty_subckt.sp_cal，且里面也有关于mime2r_ckt的描述。请问问题在哪

陈福刚

   

fengrlove 发表于 2024-11-9 08:36
lvs rule file开头的options改了么

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//                             Environment Setting                               //
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//*OPTION 1: Define TOP Metal. The value can be 6, 5, 4, 3

#DEFINE TOPMETAL 6

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//*OPTION 2: Define ERC Check or Not. The value can be TRUE or FALSE(Upper Case).

#DEFINE ERCCHECK TRUE

//----------------------------------------------------------------------------------

//*OPTION 3: Define Property of resistor. The value can be WL or R.
//* WL(Upper Case): Using W & L as the property of Resistor.
//* R(Upper Case) : Using R as the property of Resistor.

#DEFINE RES_PROPERTY WL

//----------------------------------------------------------------------------------

//*OPTION 4: Define Property of MIM. The value can be WL or C.
//* WL(Upper Case): Using WR & LR as the property of MIM.
//* C(Upper Case) : Using C as the property of MIM.

#DEFINE MIM_PROPERTY WL

//----------------------------------------------------------------------------------

//*OPTION 5: Define Property of PIP. The value can be WL or C.
//* WL(Upper Case): Using WR & LR as the property of PIP.
//* C(Upper Case) : Using C as the property of PIP.

#DEFINE PIP_PROPERTY WL

//----------------------------------------------------------------------------------

//*OPTION 6: Define interface resistance or not. The value can be TRUE or FALSE.
//*TRUE(Upper Case)  : Total resistance R = Rsh*L/(W-2*DW)+2*Rint
//*FALSE(Upper Case) : Total resistance R = Rsh*L/(W-2*DW)

#DEFINE ADD_RINT TRUE

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SOURCE PATH "test_res_ckt.cdl"
SOURCE PRIMARY "test_res_ckt"
SOURCE SYSTEM SPICE

LAYOUT PATH "test_res_ckt.gds"
LAYOUT PRIMARY "test_res_ckt
LAYOUT SYSTEM GDSII

LVS REPORT "lvs.rep"
LVS REPORT OPTION A B C D S

UNIT CAPACITANCE FF
UNIT RESISTANCE OHM
UNIT LENGTH U

ERC MAXIMUM RESULTS 100
ERC RESULTS DATABASE erc.db
ERC SUMMARY REPORT   erc.sum
MASK SVDB DIRECTORY "svdb" QUERY
FLAG SKEW YES
FLAG OFFGRID YES
LVS SPICE PREFER PINS          YES
LVS ISOLATE SHORTS             YES
LVS RECOGNIZE GATES            NONE
LVS ABORT ON SUPPLY ERROR      NO
LVS ALL CAPACITOR PINS SWAPPABLE YES
LVS IGNORE PORTS               NO
LVS CHECK PORT NAMES           YES
LVS REDUCE PARALLEL BIPOLAR    YES
LVS REDUCE PARALLEL MOS        YES
LVS REDUCE PARALLEL DIODES     YES
LVS REDUCE PARALLEL CAPACITORS YES
LVS REDUCE PARALLEL RESISTORS  YES
LVS REDUCE SERIES RESISTORS    YES
LVS REDUCE SERIES CAPACITORS   YES
LVS REDUCE SPLIT GATES         YES
LVS FILTER UNUSED OPTION AB RC RE RG
LVS PROPERTY RESOLUTION MAXIMUM 65536
LAYOUT TOP LAYER M1 V1 M2 V2 M3 V3 M4 V4 M5 V5 M6
VIRTUAL CONNECT COLON YES

LVS GROUND NAME "VSS" "SAVSS?" "?GND?" "?VSS?" "?vss?" "?gnd?"
LVS POWER NAME  "VDD" "SAVDD?" "?VDD?" "?VCC?" "?vcc?" "?vdd?"

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// Layer Mapping                            //  

陈福刚

   

fengrlove 发表于 2024-11-9 08:36
lvs rule file开头的options改了么

我用的顶层是m6,我没动过LVS，感觉系统自动改过了。能帮我看看有什么问题吗

陈福刚

   

acrofoxAgain 发表于 2024-11-9 13:17
就这个文件，在source网表里include。自己Export CDL的话，里面有这一项，填上路径。GUI自动导出的话，在 ...

刚才那个问题解决了，可以识别mime2r_ckt电容。但是现在有一个新问题就是显示，他的lr和wr阻值原理图和版图不匹配，但是差的不多

陈福刚

   

acrofoxAgain 发表于 2024-11-9 20:27
版图是直接调用PDK的pcell的么？怎么lr小数点后位数那么多？

是的

陈福刚

   

acrofoxAgain 发表于 2024-11-9 20:27
版图是直接调用PDK的pcell的么？怎么lr小数点后位数那么多？

谢谢你的帮助，我已经解决了

陈福刚

   

模拟ICer 发表于 2024-12-2 14:47
楼主，我最近也是遇到了mime2r_ckt版图和原理图LVS的时候wr和lr不匹配的问题，请问你怎么解决的啊？
...

打开LVS规则文件，电容的表达方式有两种，你换成另外一种。

方法：打开LVS文件将下图中L和W表达方式改为

LR = (P+SQRT(P*P-16*A))/4

    WR = (P-SQRT(P*P-16*A))/4

陈福刚

   

模拟ICer 发表于 2024-12-2 16:40
多谢多谢，解决了

陈福刚

   

模拟ICer 发表于 2024-12-2 16:40
多谢多谢，解决了

对了，兄弟，请问你的smic18eePDK可以进行mc仿真吗，我的没找到

                               
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