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查看: 4863|回复: 9

[求助] [求助]有关于verilog中#延时符号的问题

发表于 2022-6-23 08:59:00 | 显示全部楼层

michxia 发表于 2015-9-21 13:34
在写逻辑设计代码时也会带#延迟信息，是为了更符合实际电路状况，综合没有影响的。 ...

像楼上说得综合工具会去掉是吗

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