全数字锁相环研究

苏世民 · 发表于 2022-8-16 10:02:57

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EETOP上关于ADPLL的帖子太少了，所以在这里发个帖子想和大家讨论下自己设计ADPLL的整个流程。楼主也是最近刚刚开始研究，学识浅薄，望和各位大佬相互学习，互相探讨。ADPLL到现在已经发展快20年了，ADPLL的理论研究感觉已经很成熟了，大致有两种分类，基于TDC的和BangBbang鉴相器两类ADPLL。下面附带些自己最近看的一些硕博论文和对于前馈IIR数字滤波器的TDC型ADPLL的matlab建模。

苏世民 · 发表于 2022-8-17 15:12:49

写matlab的时候疏忽了，在DLF_IIR1.m中，我把带宽转为了rad，Fref忘记转弧度单位了。

苏世民 · 发表于 2023-11-10 21:33:21

liuzhuozhuo 发表于 2023-11-10 21:21
请问博主大佬，那么如果是16GHz的全数字锁相环用ASIC方式是不是需要用candence呢？这个在网上没有找到什么 ...

据我了解的基于计数器型的ADPLL，其TDC和DCO还是需要用模拟电路来搭建，这部分是需要cadence仿真的，数字部分设计好后，和TDC、DCO联合仿真需要用cadence跑AMS仿真来验证。

苏世民 · 发表于 2023-11-28 20:36:09

liuzhuozhuo 发表于 2023-11-12 14:24
那请问您，滤波器和基于mash111的分小数频器是需要用Verilog设计吗，因为我现在有写这些的v代码，只是设 ...

ADPLL里的滤波器，最简单是PI比例积分数字滤波器。基于分频器的ADPLL只有细琐的小数需要sdm调制，那部分的sdm输出端直接和细琐的整数值进行加减。如果是小数分频PLL，其实现小数功能的sdm输出直接接入模拟分频器中。

苏世民 · 发表于 2023-11-28 20:38:23

gubels 发表于 2023-11-12 15:42
Bro please share similar matlab

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