Xilinx FPGA Vivado 调试RGMII接口中 idelay 原语与set input deley概念的困惑与验证

拾冠

rgmii接口是源同步ddr吧，你的约束太怪了。为什么要加add_delay，并且没有max和min，看着都不是一个正常的sdr约束。

拾冠

   

矿工联盟盟主 发表于 2024-3-15 20:02
谢谢您的回复,加此delay的目的是 把PCB trace 和PHY 芯片的delay 信息全部告知FPGA，这样才会是完整的约 ...

xilinx论坛上那个问题应该是你问的？你的原本约束格式不对，并且可能没有理解约束的含义，input_delay是在描述外部进来的时钟和数据的状况，而不是对已经进入fpga内部的信号进行延迟。看那里的说明就行了。