MOS电路设计之ESD

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1、是的，限流+分压
2、PMOS 的衬底通常接 VCC（与源端同电位），漏区（P+）与衬底（N 型）的 PN 结反偏时，击穿电压更高（因 P + 区掺杂浓度低于 NMOS 的 N + 区）。且 PMOS 的寄生三极管是 PNP 型，基极（N 衬底）接高电位，ESD 电压难以触发其导通，电流路径更稳定，耐受能力更强
3、不一样，漏端接 VCC 导致的击穿发生在漏 - 源极间或漏 - 衬底间，属于PN 结击穿。当 ESD 电压超过 PN 结反向击穿电压时，载流子被强电场加速，碰撞产生更多载流子，形成大电流，导致结温急剧升高而烧毁。

栅端接 VCC 导致的击穿发生在栅氧化层，属于电介质击穿。栅氧化层是绝缘体，当栅 - 源间电压超过氧化层击穿电压时，强电场会破坏氧化层的原子结构，形成导电通道，导致栅极与衬底短路，MOS 管永久失效。
4、栅氧化层击穿，漏 - 源雪崩击穿，源 - 漏穿通击穿，栅极感应漏极击穿，热击穿

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xiaodi88 发表于 2025-7-24 16:58
感谢回答，清晰明了，不过我还有一个疑问，PMOS中寄生的pnp三极管，N 衬底虽然接高电位，但vcc有变动时， ...

寄生 PNP 的导通需要 发射极（P⁺）电位 > 基极（N 衬底）电位 + 0.7V（PN 结正向导通电压）。由于 PMOS 的源 通常接 VCC，而衬底本身接 VCC，即使有压降，基极（N 衬底）电位下降幅度有限（V_sub 较小），难以满足 “发射极> 基极 + 0.7V”，因此 PNP 不易被 ESD 脉冲触发。
寄生 NPN 的导通条件是 发射极（N⁺）电位 > 基极（P 衬底）电位 + 0.7V。由于 NMOS 漏极（N⁺）在 ESD 时可能接高压，更容易满足 “漏极（发射极）> 衬底（基极）+ 0.7V”，导致 NPN 提前导通，形成大电流通路（漏→衬底→地），烧毁器件。

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xiaodi88 发表于 2025-7-25 10:13
是不是寄生的pnp比npn的β小，也会使pmos的esd强一些？

是的，寄生 PNP 晶体管的电流增益（β）通常小于寄生 NPN，这一特性会增强 PMOS 的抗 ESD 能力，ESD 脉冲触发时，寄生晶体管的导通会形成大电流通路，而 β 值直接决定了电流放大能力，低 β 削弱了电流放大效应，减缓了 ESD 脉冲下的电流增长速度，降低了器件因局部过热而烧毁的概率。