芯片异步复位的问题

EEDong

大佬们，ASIC中用到异步复位，通常要做异步复位同步释放。

我的问题是，现在整个代码里面有一个I2C slave的.v文件，这里面的always块敏感列表是scl的边沿，然后I2C的数据每8bit会发出一个pulse信号（在scl时钟域）来通知系统有新的data。
目前，我知道I2C时钟域和主时钟域的数据传递要做CDC处理，异步复位信号复位主时钟域要做同步释放，
但是异步复位信号复位scl时钟域的dff时要怎么做呢？毕竟scl是外面给芯片的，不是一直都在，只有i2c通信的时候才会在。

这种场景我觉得在低功耗场景还是挺常见的，比如i2c 400KHz，系统主时钟1MHz。一般i2c slave模块都会直接用scl的边沿完成sda的采集，这个时候如何处理i2c slave模块的异步复位呢？

提前蟹蟹各位大佬们。

EEDong

   

你快去吧 发表于 2024-12-31 17:30
同步释放是防止时钟沿和复位沿撞一起出问题，这里是不是没有这种撞上的场景，是不是就不需要同步释放？ ...

我一直也是这么想的，但是总感觉是野路子。

EEDong

   

coolbear2021 发表于 2025-1-2 09:21
如果能够确定时钟边沿与复位边沿不会一起出现，是不用做复位同步的。只要通过合理的软件或应用层面约束，一 ...

哦哦，通过应用层的约束就是上电之后一段时间内不允许mcu之类的上位机通过I2C访问芯片是嘛？比如上电500us内，mcu要保证芯片I2C两个pin都要是高电平这种？