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EETOP 创芯网论坛 (原名：电子顶级开发网)»论坛 › IC 设计及制造（半导体、微电子） › IC测试与可测性 › 讨论区 › dc_shell输出的CTL文件有错
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[求助] dc_shell输出的CTL文件有错

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发表于 2020-10-28 13:33:24 | 显示全部楼层 |阅读模式
悬赏50资产已解决
本帖最后由 青衫匹马辛弃疾 于 2020-10-28 13:39 编辑

使用set_scan_configuration -clock_mixing mix_clock_not_edges 使每条链的单元按统一边沿触发，结果ctl文件中存在一条链，capture clock 为LeadingEdge,正确应为TrailingEdge。单独对网表抽取CTL时没出现这个bug.请问如何解决
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