混仿时，config中只能识别到顶层的数字电路，子模块数字电路识别不到是为什么？

typhoon222 · 发表于 2025-6-26 17:02:08

用Cadence incisive做AMS混仿时，config中只能识别到顶层的数字电路，识别不到子模块数字电路是为什么？

屏幕截图 2025-06-26 165350.jpg

typhoon222 · 发表于 2025-6-26 19:29:40

RFIC从零开始发表于 2025-6-26 18:17
首先查看库是否完整，然后你看看数字内部是verilog形式还是schematic，替换后就好了 ...

数字TOP里边是verilog代码，也不会像模拟电路有个叉叉一闪一闪，怎么看是否完整呢？

typhoon222 · 发表于 2025-6-27 10:30:46

transistor7 发表于 2025-6-27 02:01
作为digital top，需要添加相应的底层vlog models在ams options里面。否则，cadence config无法找到相关的s ...

ams options在哪里呢？

typhoon222 · 发表于 2025-6-27 11:03:25

totowo 发表于 2025-6-27 10:44
这个窗口看到NONE其实无所谓的，不影响仿真，重点是你的include file里需要包含这些cell ...

怎么确定include file里是不是包含这些cell呢？

typhoon222 · 发表于 2025-6-27 14:16:12

typhoon222 发表于 2025-6-27 10:30
ams options在哪里呢？

这里么？

typhoon222 · 发表于 2025-6-27 14:19:07

totowo 发表于 2025-6-27 10:44
这个窗口看到NONE其实无所谓的，不影响仿真，重点是你的include file里需要包含这些cell ...

“这是designer自己去check了呀，你仿真能不能跑起来吧，如果跑不起来他会报错的，报你这个cell没有定义”
一次仿真报错不全啊，每次只报一个模块，跑几十次才能全部确认，效率比较低啊。

typhoon222 · 发表于 2025-6-27 14:43:30

happylly 发表于 2025-6-27 12:07
这几个cell的路径你include进去就行了啊

include到哪里？

typhoon222 · 发表于 2025-7-1 15:08:15

LOKKA 发表于 2025-6-30 16:25
verilog文件的话最好把所有需要的.v文件import到同一个library里，感觉你只是导入了top的代码文件而没有导 ...

目前是这么做的

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