sar adc 异步时序逻辑问题搞不懂啊？

whysst

以前我做了一个异步sar，逻辑没什么好纠结的，两天就搭出来了，就3点：
放个xor在比较器latch的输出；
1bit对应3个d触发器，10bit需要30个d触发器；
异步逻辑就怕死在一个地方不动了，所以超过一定时长，强制进入下一个cycle。

楼主这个问题就是没加xor吧



ps：异步sar就是一个煞笔方案，论文都没考虑corner导致的转换阶段宽度变化大，corner导致异步的速度根本没优势，以后我再也不做异步了，除非没pll提供高频时钟

whysst

   

ericking0 发表于 2019-9-2 19:18
我倒是觉得不需要高频时钟就是一个很不错的点了；速度的优势反而是其次的了；
另外感觉应该有些啥手段来t ...

我试过跟踪了，不加钱trim/cal的前提下，res、cap、mos只能跟踪一个，不够好