RTL原理图中，WideOr不能引出三根线吗？

Timme

这一步是Elaborate后的图，此时还未进行任何优化，直接由RTL翻译过来的，所以你会看到两个重复的逻辑（一个always块里有多个变量赋值的，会被拆分为多个always块，然后独立翻译为电路）。

Synthesis那一步就会进行各种化简优化了。

Timme

RTL Viewer看的就是Elaborate后的，Synthesis后的你要看Post-Mapping。

这里的Synthesis就是你图中第三项。RTL Viewer在跑完图中第二项就可以看了。