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日志

veilog 和vhdl 混合仿真时，vhdl为tb, 仿真不能退出的问题

已有 233 次阅读| 2025-9-9 16:16 |系统分类:芯片设计

verilog 里面生成clk的部分不能使用always 或forever 等语句。如果要生成clk，用vhdl生成。


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