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查看: 3121|回复: 5

[求助] IP core 生成的 单口 ram

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发表于 2013-10-23 16:50:36 | 显示全部楼层 |阅读模式

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请问大家,我用 ISE 的 IP  Core gen 生成了一个单口ram,然后在顶层文件里把它例化了,
然后我要如何把数据放进这个ram 呢,

module histo_count(
   clk,
    wea,
    addra,
    dina,
    douta
    );

parameter WIDTH = 8;
parameter DEPTH_BITS = 8;
parameter i = 0;

input clk;
input wea;
input  [WIDTH-1:0] addra;
input  [DEPTH_BITS-1:0] dina;
output [DEPTH_BITS-1:0] douta;

//INSTANTIATION
si_ram s_ram_1(
  .clka(clk), // input clka
  .wea(wea), // input [0 : 0] wea
  .addra(addra), // input [7 : 0] addra
  .dina(dina), // input [7 : 0] dina
  .douta(douta) // output [7 : 0] douta
);


    always @ (posedge clk)
      if (wea)
          s_ram_1[dina] <= s_ram_1[dina]+1;

提示有错误,s_ram_1 不能赋值,我是新手,请问应该怎么做读写。
谢谢
发表于 2013-10-23 21:17:41 | 显示全部楼层
回复 1# ericfuqiang

always @ (posedge clk)
      if (wea)      begin
          dina <= your data;          addra<= your address;
      end

直接给数据,地址幅值,s_ram_1 是你例化的模块名称,不代表任何端口或者寄存器,当然不能幅值。
发表于 2013-10-23 22:31:58 | 显示全部楼层
这样的情况,我只能说,你拿本verilog的教程认真看看,不要急着做东西。
 楼主| 发表于 2013-10-29 23:42:38 | 显示全部楼层
回复 2# tangpan2020

谢谢你的帮助。
 楼主| 发表于 2013-10-29 23:44:27 | 显示全部楼层
回复 3# glace12123


    恩,我会边做边学
发表于 2018-4-26 21:42:11 | 显示全部楼层
thanks for sharing
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