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[求助] DC 时序优化问题

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发表于 2021-6-23 11:38:24 | 显示全部楼层 |阅读模式

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本帖最后由 494693243 于 2021-6-23 11:38 编辑

做逻辑综合时,使用了多vt 的lib (hvt,lvt,svt) 作为 target_library,
dc 的flow 采用了, 先做IP 的综合,然后在顶层吃 IP netlist 的方式,但是没有对IP netlist 设置dont_touch,
使用了compile_ultra的命令进行综合,
本身各个IP 在svt 下,就不存在时序违例的。但是整个chip 综合完成后,时序报告R2R里面存在很大的违例(一条普通的path, 周期5ns, 违例都有20 几ns)。
从报告里可以看到这条path 使用了比较多的hvt 的cell,并且感觉DC 并没有对这条路径进行优化。
想请教下大家,这是什么原因,
帖一条关键路径:
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