用VCS仿真时，always列表里的信号明明没有变化，always块里面的信号却变了

ZHZIC

用VCS仿真，Verdi看波形
always块的敏感列表是SCLK和RST，里面是移位寄存器，有一个时刻这两个信号明明没有变化，里面移位寄存器的值却发生了变化。
其中SCLK的赋值语句是：assign SCLK = clk_en & CLK;
我发现在那个变化的时刻clk_en发生了变化，但其实SCLK并没有变化呀，谁知道这是什么原因呀
感激不尽
这个最上面是SCLK,第二行是clk_en,第三行是CLK，第四行是移位寄存器，可以看到在白线的时刻数据发生了变化，但是SCLK的值并没有改变

jasper0608

clk_en是CLK domajn嗎？ 把code貼出來看

phoenixson

把glitch打开，你看看有没有glitch就知道了

ZHZIC

jasper0608 发表于 2020-10-18 09:14
clk_en是CLK domajn嗎？ 把code貼出來看

clk_en是在这里进行赋值的：

ZHZIC

phoenixson 发表于 2020-10-18 10:20
把glitch打开，你看看有没有glitch就知道了

请问这个在哪里打开呀？

jake

"其中SCLK的赋值语句是：assign SCLK = clk_en & CLK; "

这样做是铁定有 glitch 的。
加个 ICG。

churchmice

这个很简单啊
你的clk_en在delta时刻发生了1->0->1的跳变

另外门控时钟不是这么写的，你这代码不出问题才奇怪，你写门控时钟的时候需要用锁存器去避免glitch的发生

ZHZIC

jake 发表于 2020-10-18 15:23
"其中SCLK的赋值语句是：assign SCLK = clk_en & CLK; "

这样做是铁定有 glitch 的。

这个具体怎么加呢？谢谢

ZHZIC

churchmice 发表于 2020-10-18 15:29
这个很简单啊
你的clk_en在delta时刻发生了1->0->1的跳变

谢谢啦
请问这个具体怎么加啊

thjan65

always @(negedge SCLK)
clk_en1 <= clk_en;

assign SCLK = CLK & clk_en1;