DC时候为什么clock network delay(ideal)不是0？

liu675 · 发表于 2020-6-2 11:37:36

您需要登录才可以下载或查看，没有账号？注册

x

请问DC时候为什么clock network delay(ideal)有时候是0，有时候不是0？我设置了dont touch 和ideal属性，不是应该不计算吗？

A1985 · 发表于 2020-6-2 15:21:46

应该时钟网络有交叉，有的net不是ideal

liu675 · 发表于 2020-6-2 17:33:40

A1985 发表于 2020-6-2 15:21
应该时钟网络有交叉，有的net不是ideal

感谢回复，DC的时候把所有的clk都设为ideal，请问为什么还是非0的值呢？

xmbonny · 发表于 2020-6-2 17:55:18

如果是in2reg的话，会有input delay。

liu675 · 发表于 2020-6-3 09:06:18

xmbonny 发表于 2020-6-2 17:55
如果是in2reg的话，会有input delay。

感谢回复，不是in2reg的，是generate clk的group的，开始点是个reg的CLK，launch path的clock network delay(ideal)是0，capture的不是0.

[求助] DC时候为什么clock network delay(ideal)不是0？