LVS报错遇到not define的问题

lyz1991cn · 发表于 2020-3-24 10:59:07

LVS 仿真时遇到如下问题：
source netlist references but does not define(1) subckt: rhrpo_ckt

请问这个如何解决？

muyu8780 · 发表于 2020-3-25 10:26:53

缺失了rhrpo_ckt的subckt文件

lyz1991cn · 发表于 2020-3-26 08:38:49

muyu8780 发表于 2020-3-25 10:26
缺失了rhrpo_ckt的subckt文件

请问下这个怎么解决呀

muyu8780 · 发表于 2020-3-26 15:18:23

lyz1991cn 发表于 2020-3-26 08:38
请问下这个怎么解决呀

要去找这个subckt文件，做v2lvs的时候include进去

一枚小兵 · 发表于 2020-3-26 16:12:16

缺了rhrpo_ckt的子网表文件

曦玄 · 发表于 2020-3-26 22:41:16

v2lvs -v pll_logic.vm -l /home/work/project/demo/techfile/verilog/scc018ug_hd_rvt.v -o pll_logic.spi -s /home/work/project/demo/techfile/cdl/scc018ug_hd_rvt.cdl
添加cdl文件的路径

Logan3000 · 发表于 2020-11-2 16:56:48

楼主解决了吗，要把哪个文件怎么include进去啊

辽东废人 · 发表于 2021-6-5 07:46:37

请问楼主解决了吗？

p鹏 · 发表于 2022-4-10 13:10:15

到底咋搞呀

kelpy · 发表于 2023-1-12 13:48:14

把 lvs 里带的那个 empty_subckt.sp 文件 include 到你的网表里

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