FPGA里做减法运算，需要转换为补码吗？

american007 · 发表于 2020-3-17 05:16:10

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比如 x0 - x1 ，直接用减法运算符x0 - x1就行，还是用x0 + x1补码去做？

zhangli542 · 发表于 2020-3-17 07:05:30

本帖最后由 zhangli542 于 2020-3-17 07:08 编辑

不用，直接将x0、x1和y定义成reg signed类型，verilog基本语法没学好。

chiuchiu · 发表于 2020-3-17 07:55:34

如果你同时间会用同一组逻辑作加法器的话，直接使用补码也有好处，因为只需要透过补码和进位的特性，就可以完成加减法器，来节省逻辑

edacw · 发表于 2020-3-17 09:37:19

x0-x1或者x0+（~x1+1）都可以，应该逻辑综合都一样。例化现成IP的话，看好IO端口定义即可

american007 · 发表于 2020-3-22 11:34:43

感谢

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