关于锁相环电荷泵中运放的带宽指标需求

kanon0530

现在我在做一个比较典型的D端开关电荷泵，参考频率40MHz，输出Vc得覆盖0.3-0.9，VDD1.2V
扫了一下mos管的VDS-IDS曲线，把L取到PDK允许的最大值，nmos单管的IDS变化在VDS范围内还是可能大于5%了，再加上pmos就更别提了。
所以应该是肯定要加一个运放来把偏置路和输出路的直流工作点来锁定下。

目前搭了一个native nmos输入的折叠运放，估计输出cascode不大好做，毕竟VDD1.2. 在CP偏置路的pmos GD两端跨接一个米勒电容做补偿。
在把这个运放套到CP里之前，想先看一下CP本身对运放的需求，于是在原来的CP上加了一个vA的opmap模型
但把这个带了理想OP的CP模型放回锁相环环路里仿真，看到Vc输出是经过剧烈波动之后，稳定到一个小幅波动的曲线。如下图。
此时的锁相环环路中只有PFD和CP是真实的mos电路，vco和div是vA模型。


稳定后的细节：

如果没有CP中的理想op，Vc上是没有这么剧烈的波动的。（稳定后Vc还是会有后面的小幅波动，应该还是因为PN电流镜不匹配，但稳定前就是一个毕竟平滑的settel曲线，没有大幅震荡，毕竟锁相环相位裕度在60左右。）

可见是这个OP影响了锁相环环路的稳定速度和相位裕度。但这个OP的GBW和SR已经设置到100M左右，大概是Fref的2.5倍，虽然不是很高，但比锁相环环路带宽（800M）也高非常多了，理论上不应该影响到锁相环环路的相位裕度太多。不知道这里是什么原因。

另外对CP中的OP的速度要求，是否还有每次CP开启时，这个OP所在的环路都应该稳定下来的需求？那Fref的几倍估计就不够了，毕竟最小开启时间ton如果设计为一个参考频率周期的十分之一，我又希望CP中的OP反馈环路每次都要在最小开启时间内稳定，那是否需要OP的GBW>>1/ton=10*Fref，GBW的需求一下就上升到了GHz这个量级。

但如果认为虽然ton结束之后，CP中的负反馈环路依然可以settel，那OP的GBW需求就跟参考频率没有直接关系了，只要CP中的环路可以在锁相环环路稳定前稳定即可？

以上两种考虑方法，哪种是正确的呢？我现在觉得是后者，但仿真并不支持。

所以想问问各位，带有OP的电荷泵，有没有什么经典的教材可以参考下？谢谢~

另外关于CP中的时钟馈通，电荷分享等内容，有什么教材也麻烦说一下，现在每次CP开启感觉电流镜的偏置电压都瞬间上升下降一个数值，并迟迟settel不下来。我觉得可能也有这方面的原因。

谢谢！

kanon0530

今天我检查了一下，OP和CP的偏置支路构成的负反馈回路相位裕度很差，应该这就是影响锁相环环路稳定的元凶了。调一调米勒电容和零点电阻拉回来了。
但还是很难把锁定状态下，ton最短开启时间内，nmos和pmos的速度调到比较一致，CP净向外还是有几十f库量级的电荷输出。
不知道这样是否还是会在Vc上保留几个mV的波动，先run一个锁相环其他部件都是vA的仿真试试。

Zj1228

大佬，我遇到了和你一样的问题，你有什么参考资料吗？

kanon0530

Zj1228 发表于 2021-1-8 22:28
大佬，我遇到了和你一样的问题，你有什么参考资料吗？

是相位裕度还是稳定之后VC上抖动太大？

相位裕度的话我这边应该是电荷泵在不同的VC电压下，绝对值输出电流变化太大的关系，比如可能在VC约1/2*VDD时250u，到了VC只有300mV就只有100u左右了，影响到了锁相环的带宽，所以相位裕度变低了。要让电流镜的绝对值保持一定的稳定，是不是只能用长沟道器件？也不知道有什么补偿方式没有。比如算算电荷泵里的电流比我想要的电流差多少，再多给或者少给一些电流给电荷泵的偏置之类的……

稳定之后VC上抖动太大，可能是上下电流镜的相对误差比较大，所以PFD就会稍微开一会儿让VC出现一个稳定的波动。加入负反馈OP的确会好一些，但对上面那种VC变化，电流镜的绝对电流值变化的情况没有作用。如果OP也加了，沟道长度调制也不明显了还有这么个抖动，还可以再加上第四个极点，把ref spur压一下……放在ref之前，但别太靠近锁相环带宽，影响相位裕度。

不过在此之前，我觉得您是不是先看看仿真步长……说不定单纯就是minstep太大呢……
目前的感觉就是时域仿真真的超级慢，能不能有别的方法来检查锁相环的环路是不是在正常工作……

教材就是integrated frequency synthesizers for wireless systems、60-GHz CMOS Phase-locked Loops, 还有一些李宇根的paper啥的。不过我反正看一遍基本不知道他们在说啥，都是出现了问题才发现原来大佬们港过。

Zj1228

运放的响应时间太长，导致电压钳位不同时怎么解决呀

kanon0530

Zj1228 发表于 2021-2-27 19:52
运放的响应时间太长，导致电压钳位不同时怎么解决呀

我一般出现这种情况不是因为运放不settle，而是CP上下开关打开后p电流镜和n电流镜的输出还是有差，锁相环环路就会迫使Fref和Fdiv出现一个固定延时。体现在频谱上就是有spur。

是不是用个vA的理想运放模型来替代CP中的负反馈op，可以确认到底是不是op太慢的问题。

Zj1228

kanon0530 发表于 2021-3-1 09:31
我一般出现这种情况不是因为运放不settle，而是CP上下开关打开后p电流镜和n电流镜的输出还是有差，锁相环 ...

那是因为运放没有起到钳位电压的作用吗？你用trans仿真过带实际运放的充电过程吗？我的是直流状态很好，trans仿真差一点

kanon0530

Zj1228 发表于 2021-3-1 09:46
那是因为运放没有起到钳位电压的作用吗？你用trans仿真过带实际运放的充电过程吗？我的是直流状态很好，t ...

那就看一下锁定状态下的CP净输出电流的时域波形呗。
顺便也看下p电流镜和n电流镜的输出电流的时域波形。

即便op完全可以追踪Vctrl电压，还有p电流镜与p电流镜之间、n电流镜与n电流镜之间的比例关系是不是可以严格遵循尺寸比呢。一般偏置那一路的电流镜尺寸都挺大吧，明显大于输出那一路的电流镜，大尺寸管子和小尺寸管子的Vth就不一定一样。op的负反馈只能保证电流镜的VDS都一样，不能抵消vth受到的影响。再说电流镜的S端到电源或者地还各有一个开关呢，开关的电阻是不是小到可以忽略呢。

真的怀疑op太慢，CP输出时没有起到作用，用个很快的理想op模型我觉得是可以确定是不是这个原因。
或者先看看op的输出是不是一直在没建立好的状态。
我用的op的GBW也就跟Fref差不多。单级，op的输出挂在p电流镜的G端，p电流镜和n电流镜的G端都有10p量级的电容，本来就不会有太大的抖动，应该是因为这所以对op速度要求不高。
或者你要不要看看op和CP构成的负反馈环路，相位裕度满足了吗？


不过也很难做到Fref和Fdiv之间上升沿完全重合吧，spur应该总是存在的，只是看能不能把它压到尽量低了。

Zj1228

kanon0530 发表于 2021-3-1 13:46
那就看一下锁定状态下的CP净输出电流的时域波形呗。
顺便也看下p电流镜和n电流镜的输出电流的时域波形。
...

理想的运放用什么器件代替呀，库里面的VCVS吗？但是VCVS是双端输出呀，我的运放用的是单端输出，这个怎么用呢？
加运放的锁定状态下的CP净输出电流的时域波形很差，说明 充放电电流 还没有匹配。我运放的两输入电压和输出电压如下图，为什么输出电压会有0.1V这么大的摆幅呢？


下图这个棕色的是锁定下的cp静输出电流

kanon0530

Zj1228 发表于 2021-3-3 15:14
理想的运放用什么器件代替呀，库里面的VCVS吗？但是VCVS是双端输出呀，我的运放用的是单端输出，这个怎么 ...

ahdlLib 库里有opamp 模型，至于怎么用请善用help 按键。

另外就是你最好给电路图上的连线起个简单易懂的命名，像这种netxxx真的看不出它是啥

我觉得换用理想 opamp 模型之后，如果p电流镜和n电流镜的时域输出还是这么不对称，就很明显说明要么开关不对，要么电流镜尺寸选得不对了。
开关也可以换用analogLib库里的switch 模型
这么检查肯定是可以找出到底是哪里有问题的。