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[原创] 芯片设计 smic013 LDO 带隙基准

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发表于 2019-9-21 15:26:10 | 显示全部楼层 |阅读模式

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前辈们,请教芯片设计问题:

我想做一个LDO的项目,LDO输出3.3V,用来给输入为3.3V的STM32单片机供电,而LDO的外部供电电源由4.7V锂电池提供。

LDO里面的参考电压为带隙基准电压,而带隙基准模块我是用smic0.13um工艺库中的n33和p33管子等搭建的。

现在的问题是:

一.我的想法是外部电源统一用4.7V锂电池供电,那么,带隙基准模块里面3.3v管子的n33和p33管子,要设计什么结构才可用4.7V vdd吗?

二.锂电池在使用过程中,电压会由4.7V降到约3.5V就没电了,那么,带隙基准模块结构怎么设计使电路功能不受供电电源变化影响?

三.前辈大神,帮我指导下我这个项目的想法可行不?


四。有师兄说用二极管钳位电路,可是我这个工艺库里面5v的二极管也没有啊,只有3.3v和1.2v的啊!

五。想到一个问题:
       同一个电路中,可以使用两个工艺库中的器件吗?
       那怎么制造呢?

请在公司设计过模拟IC的前辈指点一二,帮我解答下这些疑惑,感谢!


发表于 2019-9-22 09:40:34 | 显示全部楼层
1. 3.3V的管子具体的耐压值可以找foundary咨询,一般来说,不用最小沟道长度的话,耐压值可以适当提高的,3.3V的晶体管或许也能用到4.7V。
2. 带隙基准一项重要的指标就是PSRR,也就是合理的设计里面输出基准电压不会随电源电压变化太多。
4. 看二极管结构,耐压是指两端PN结的压差,你要是能保证两端压差不超过3.3V,二极管是可以用的。
5. 不可以。
=====================
总结,你可以用3.3V的管子搭建电路,同时仿真中保证每个管子的GDSB四端的任意两端压差不要超出3.3V,电路就不会有问题。
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 楼主| 发表于 2019-9-22 22:24:59 | 显示全部楼层
感谢楼上前辈的解疑答惑,有点明白了,就是只要加5v电压仿真时能用就可以吗?

关于二极管的回答让我茅塞顿开,就是两边压差不超过3.3V就可以了,我要仿真试试看。

谢谢!
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发表于 2019-9-24 18:33:50 | 显示全部楼层
从可靠性考虑,最好用5v器件
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发表于 2019-9-24 20:19:56 | 显示全部楼层
标准3.3V器件的耐压一般到不了4.7V的,上浮不会超过20%,可靠性考虑还是选用有5V器件的工艺比较稳妥,即便栅长足够大也还是3.3V器件,工艺厂不会提供超过其声明的耐压值的保证的。用3.3V器件不是不可以,设计复杂度会提升很多,二极管钳位电路可能也是必需的。为什么要选0.13um的工艺用3.3V的器件来做4.7V的LDO?貌似每一道选择题都做错了的样子。。。
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发表于 2019-9-25 08:58:32 | 显示全部楼层
3.3V器件并不是完全不能在4.7V做。
你需要一个大约VDD/2的bias电压,用cascode等结构去挡高压,保证每个器件d,g,s,b之间的电压不会有可靠性问题。
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 楼主| 发表于 2019-9-29 10:38:07 | 显示全部楼层
好几天没来看了,一并感谢楼上有这么多人帮我解惑,谢谢哈!

明白大家的建议了,总之,就是这个3.3V工艺库不适合搭建锂电池供电的电路。

我决定就先不考虑外部供电电源了,打算就做一个输入为3.3V的VDD供电,输出为3V,最小压差300mV的LDO好了。
前辈们有关于LDO好的方案建议,推荐给我谢谢哇!多多益善哈!
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发表于 2019-10-29 11:38:37 | 显示全部楼层
3.3V工艺库不适合搭建锂电池供电的电路
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