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发表于 2019-7-23 12:21:08 | 显示全部楼层 |阅读模式

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本帖最后由 w296732729 于 2022-4-23 16:29 编辑

11111111111
发表于 2019-7-23 17:25:52 | 显示全部楼层
It should be noted that set clock transition is to be used only during pre-layout
stage, before clock tree synthesis has been done. This command should never
be used for any post-layout timing analysis , after the clock tree has been
synthesized.
It should be understood that the transition value specifi ed by this command is the
time taken to transition from one state to another. However, the threshold itself for
measurement of the transition time is a property of the characterization library.

ref: Constraining Designs for Synthesis and Timing Analysis
发表于 2019-8-1 15:44:27 | 显示全部楼层
latency和transition这两个概念不能搞混了
发表于 2019-8-1 17:23:29 | 显示全部楼层
set_clock_latency 和 set_clock_transition都是针对理想时钟的,也就是说CTS之前的时钟,一旦set_propagated_clock设置了,就自动失去意义,工具会用实际的延时和跳变时间来代替。
set_clock_latency -source 除外。
latency 描述的是时钟网络的传播延迟,transition描述的是时钟从0-1,1-0在clock端的跳变时间
发表于 2019-8-1 17:36:19 | 显示全部楼层
C:\Users\Administrator\Documents\360截图\360截图20190801173521922.jpg
360截图20190801173521922.jpg
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