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[原创] 做FPGA的,有没有用uvm做仿真的 ?有必要吗

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发表于 2019-6-13 12:35:29 | 显示全部楼层 |阅读模式

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FPGA的,有没有用uvm做仿真的 ?有必要用uvm对FPGA的设计做仿真 验证吗?
刚想削下UVM,感觉好麻烦啊

发表于 2019-6-13 16:26:42 | 显示全部楼层
消灭零回复。
学一下吧,没毛病。
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 楼主| 发表于 2019-6-13 18:52:54 | 显示全部楼层
做FPGA的好像学这个的不多啊 ?
做IC ,SOC的好像学这个就是必须了啊
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发表于 2019-6-13 20:34:17 | 显示全部楼层
感觉还是有必要的,FPGA规模越来越大,功能越来越复杂,对于验证的要求也越来越高,不能单靠简单的modelsim以及上板实测去保证。
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