DC综合

Gecy1226

DC综合完，-->report_timingPath Groupnone)

Startpoint和endpoint也不对。
(Path is unconstrained)

是code出问题了还是约束出问题了？

asic_service

可以先用：
check_design
check_timing

指令看看是否有异常。

回答完，推荐一个不错的数字设计深度入门课：http://bbs.eetop.cn/thread-854132-1-1.html?_dsign=51ebd853

STA/DC综合，看第10/11课。

Gecy1226

asic_service 发表于 2019-5-24 17:13
可以先用：
check_design
check_timing

谢谢回复。
都check过了，和这个帖子中遇到的问题类似，startpoint 是寄存器的输出(internal pin)，endpoint也是寄存器的输出。
http://bbs.eetop.cn/thread-408832-1-1.html?_dsign=d3857428

Gecy1226

补充说明：

参考网址：
https://www.eefocus.com/hjacky/blog/15-01/310114_45a67.html

Operating Conditions: typ_1_80V_25C   Library: D_CELLSL_LP3MOS_typ_1_80V_25C
Wire Load Model Mode: enclosed

  Startpoint: U5/Q (internal pin)
  Endpoint: Cout (output port)
  Path Group: (none)
  Path Type: max

  Des/Clust/Port     Wire Load Model       Library
  ------------------------------------------------
  adder_reg          0_1k                  D_CELLSL_LP3MOS_typ_1_80V_25C

  Point                                    Incr       Path
  -----------------------------------------------------------
  U5/Q (AO22LX1)                           0.00       0.00 r
  Cout (out)                               0.00       0.00 r
  data arrival time                                   0.00
  -----------------------------------------------------------
  (Path is unconstrained)

和这个类似。
那么遇到这种问题一般是由于什么造成的呢？



1.逻辑里面没有reg，或者latch这种会被clock约束的逻辑，比如整个逻辑里面输入输出没寄存，就是一坨组合逻辑；

2.时钟的传递有问题，比如reg/latch的时钟端没有接收到时钟（如何看是否有时钟过来，是哪个时钟呢？一般可以从report_timing 的report中看到）

3.存在timing exceptions（可以通过report_timing_requirements查看），比如set_false_path, set_disable_timing, 等等，甚至有可能是set_clock_sense 这种影响时钟传递的sdc constrain造成了这条timing path没有被约束住。

4.library有问题；