求助可综合的异步复位计数器Verilog设计

厚娇07 · 发表于 2019-5-20 08:32:48

always @ (posedge clk_in or negedge rst)

厚娇07 · 发表于 2019-5-20 08:37:58

lwhlwh612 发表于 2019-5-18 15:56
对的综合不能在两个不同的always块中对同一变量赋值但往往我需要这样的功能操作的时候我怎 ...

同时受到两个信号控制也可以放在一个always里面呀，看是同步还是异步的

zsftm · 发表于 2019-5-20 08:42:32

对于你想要的功能是什么样的电路清不清楚？HDL是用来描述的，不是用来设计的

saipolo · 发表于 2019-5-20 15:14:06

IC.Michael 发表于 2019-5-18 08:51
不太理解你说的规范性问题，能指点一下吗。另外，为何不考虑把clk rst放在一个always块中呢？我没记错的 ...

语法并没有规定在多个always块中对同一变量赋值。只是综合不允许而已，不同always块中对同一个变量赋值这在测试平台中很常见。

IC.Michael · 发表于 2019-5-20 22:07:45

saipolo 发表于 2019-5-20 15:14
语法并没有规定在多个always块中对同一变量赋值。只是综合不允许而已，不同always块中对同一个变量赋值这 ...

还可以这样啊，学习了。

michxia · 发表于 2019-5-21 09:35:51

RTL code分为2部分，设计和testbench，设计一定要能综合，所以不要在不同always中对同一变量赋值。

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