大佬们！求帮助看看吧，关于modeolsim仿真问题

铭生 · 发表于 2019-4-19 17:09:43

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本帖最后由铭生于 2019-4-19 17:14 编辑

出现erro:Module 'lto20clk' does not have a timeunit/timeprecision specification in effect, but other modules do
是源文件也要定义timescale吗？小白，刚刚学verilog

铭生 · 发表于 2019-4-19 17:13:15

把源代码中的#10000延时删除就能跑出结果，一直搞不懂难道源代码还要定义timescale吗？这样是不是就不能综合了？

iknowzxc · 发表于 2019-4-19 17:27:00

1 timescale是仿真用的命令，和综合没关系，综合的时钟是用时钟约束设置的
2 #1000 clk500k <= clk500k这句话是不可综合的
3 源代码出现了#1000就必须制定timescale，不然编译器怎么理解#1000？
4 500分频不是这样写的

gaurson · 发表于 2019-4-20 17:14:29

楼上正解。

gaurson · 发表于 2019-4-20 17:14:59

这个500分频的代码。。。。。。我也是醉了。

djqlyy2922 · 发表于 2019-4-21 12:33:07

这样分频！

把#10000 clk_500k<=~clk_500k 这一行删了就好

铭生 · 发表于 2019-4-22 08:38:52

iknowzxc 发表于 2019-4-19 17:27
1 timescale是仿真用的命令，和综合没关系，综合的时钟是用时钟约束设置的
2 #1000 clk500k ...

谢谢你的解惑

我是在学夏闻宇老师的书里的课后练习题，是为了得到一个单周期的波形

，自己写的不太规范，也没注释，以后会多多练习

铭生 · 发表于 2019-4-23 14:54:29

已解决，解决方法是在testbench 里面include 自己的.v文件

铭生 · 发表于 2019-4-23 14:56:32

已经解决了，是testbench里面没有include .v的文件

铭生 · 发表于 2019-4-23 14:58:23

已经解决了，是因为在testbench里面没有include 自己的.v文件

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